Le nanomètre a cessé de mesurer quoi que ce soit
Le 25 juin 2026, IBM a annoncé « la première technologie de puce sous 1 nanomètre au monde », un nœud baptisé 0,7 nm (7 angströms), capable de loger près de 100 milliards de transistors sur une surface de la taille d’un ongle. Le chiffre est spectaculaire. Il ne mesure rien.
Aucune structure de cette puce ne fait 0,7 nm. Une liaison entre deux atomes de silicium fait déjà de l’ordre de 0,2 nm : 0,7 nm, c’est trois liaisons bout à bout, l’épaisseur de quelques atomes. Le plus petit motif réellement gravé sur un nœud de classe 2 nm est un pas métal d’environ 20 nm, et le pas entre deux grilles de transistors tourne autour de 45 nm. Le nanomètre du marketing et le nanomètre du métrologue ont divorcé il y a une décennie.
Voici ce qui s’est passé concrètement. Jusqu’au nœud 28 nm, le nom désignait une cote tangible : la longueur de grille, ou la moitié du pas des premières pistes métal. Depuis, ces dimensions ont cessé de suivre le nom. Un « nœud » est devenu une étiquette de génération qui empaquette un gain de densité, de performance et de consommation, et chaque fondeur fixe la sienne. Comparer « TSMC 2 nm », « Intel 18A » et « IBM 0,7 nm » par le seul nombre, c’est comparer des noms de marque. IBM ne s’en cache pas : interrogée, sa direction décrit « 0,7 nm » comme un repère de comparaison sectoriel, pas une longueur de grille ni un pas mesurés.
| Nœud (nom commercial) | Pas de grille réel | Plus petite cote réelle |
|---|---|---|
| « 5 nm » | ≈ 51 nm | dizaines de nm |
| « 3 nm » | ≈ 48 nm | dizaines de nm |
| « 2 nm » | ≈ 45 nm | pas métal ≈ 20 nm |
| « 0,7 nm » (IBM nanostack) | non publié | aucune cote à 0,7 nm |
Reste la question qui compte pour qui dimensionne du compute : si le nombre est creux, qu’est-ce qui, dans cette annonce, est réel ? La réponse n’est pas dans la finesse de gravure. Elle est dans la façon dont IBM a empilé ses transistors.
Du FinFET au nanosheet : la grille qui enveloppe
Pour comprendre ce qu’IBM a empilé, il faut le transistor qui se trouve dessous. L’histoire récente du transistor est celle d’une grille qui prend le contrôle du canal en l’entourant toujours davantage.
Le transistor planaire, jusque vers 28 nm, posait sa grille sur le dessus du canal, une seule face en contact. En rétrécissant, le canal devenait trop court pour que cette unique face empêche le courant de fuir quand le transistor est censé être bloqué. Le FinFET Fin Field-Effect Transistor. Transistor dont le canal est dressé en « ailette » verticale, la grille l'enserrant sur trois faces au lieu d'une seule. Introduit autour du nœud 22 nm (2011), il a remplacé le transistor planaire en redonnant à la grille le contrôle des fuites. Précurseur direct du nanosheet. , arrivé autour de 22 nm en 2011, a dressé le canal en ailette et fait descendre la grille sur trois faces : le contrôle remonte, les fuites baissent, on peut continuer à rétrécir. L’étape suivante, le nanosheet Canal de transistor découpé en fines feuilles horizontales empilées, la grille les enveloppant sur leurs quatre faces (gate-all-around). C'est l'architecture des nœuds 2 nm : contrôle électrostatique maximal, courant ajusté par la largeur des feuilles. IBM en a fait la base de sa puce 2 nm de 2021. , découpe ce canal en plusieurs feuilles horizontales empilées et fait envelopper chacune par la grille sur ses quatre faces. C’est le gate-all-around Gate-All-Around (GAAFET). Classe de transistors où la grille entoure complètement le canal, au lieu de le toucher sur une face (planaire) ou trois (FinFET). Le nanosheet en est la mise en œuvre dominante. Plus la grille enveloppe le canal, mieux elle coupe les fuites à basse tension. , le transistor de l’ère 2 nm. IBM pousse cette structure depuis le milieu des années 2010 et en a fait le cœur de sa puce 2 nm de 2021, celle qui logeait déjà 50 milliards de transistors sur un ongle.
La logique de cette progression est une seule et même idée : plus la grille enserre le canal, mieux elle l’éteint, donc plus bas peut descendre la tension, donc plus dense et plus sobre devient la puce. Mais jusqu’au nanosheet, tout cela reste du scaling 2D : on rétrécit et on serre les feuilles côte à côte. Et côte à côte, on finit par manquer de place. Dans une cellule logique, le transistor n et le transistor p restent posés l’un à côté de l’autre, séparés par un espace qu’on ne sait plus réduire.
Le nanostack : plier le plan en deux
C’est cet espace latéral que le nanostack attaque, et il le fait en changeant d’axe. La cellule CMOS classique pose le n-FET et le p-FET côte à côte. L’écart entre les deux n’est pas un caprice de dessin : il faut pouvoir déposer deux métaux de grille aux travaux de sortie différents l’un à côté de l’autre (un réglage distinct pour le n et pour le p), plus l’isolation qui les sépare. Cet écart latéral n-p n’a quasiment pas bougé depuis des années, et c’est l’une des raisons pour lesquelles les cellules ont cessé de rétrécir.
Le nanostack fait pivoter le problème de 90 degrés. Au lieu de poser les deux transistors côte à côte, IBM empile le n-FET directement sous le p-FET. L’écart latéral devient une fine couche diélectrique verticale entre deux étages, et disparaît du plan. C’est l’idée du CFET Complementary FET. Transistor complémentaire où l'on empile verticalement le n-FET et le p-FET d'une même cellule logique, au lieu de les poser côte à côte. Supprime l'espacement latéral n-p qui ne rétrécit plus, au prix d'une fabrication 3D (croissance monolithique, ou collage de deux wafers). Candidat pour prolonger la densité au-delà du 2 nm. (transistor complémentaire) : deux transistors complémentaires dans l’empreinte d’un seul. IBM la décrit comme la première architecture 3D fondée sur des nanosheets.
Là où IBM s’écarte du CFET de manuel, c’est dans la façon de construire la pile. La plupart des travaux sur le CFET (imec en tête) visent une intégration monolithique : faire croître les deux étages dans une même séquence, sous une grille partagée. IBM, lui, fabrique séparément deux wafers de nanosheets, puis les colle l’un sur l’autre via un diélectrique ultra-fin. C’est une intégration séquentielle en 3D, et le choix n’est pas anodin.
Voici ce que ce choix achète, et ce qu’il coûte. En monolithique, l’étage supérieur se construit après l’inférieur : tout son procédé doit rester sous un budget thermique bas (de l’ordre de 500 °C) pour ne pas abîmer l’étage du dessous, ce qui bride les matériaux qu’on peut y employer. L’avantage, c’est un écart n-p minimal, donc moins de parasites et un coût plus contenu. En séquentiel, chaque wafer est fabriqué complètement et indépendamment avant le collage : chaque étage peut recevoir son propre matériau de canal, son diélectrique, ses métaux, optimisés pour le n d’un côté et le p de l’autre. La difficulté se déplace alors vers le collage lui-même : aligner deux wafers au nanomètre (l’overlay), sans défauts, malgré la déformation des plaques pendant l’opération.
Et c’est exactement ce qu’IBM met en avant comme preuve : un collage diélectrique pauvre en défauts, les deux wafers s’alignant comme il faut, des canaux n et p optimisés séparément, et surtout un inverseur CMOS fonctionnel commutant comme prévu. Autrement dit, la pile se fabrique, et elle calcule.
Le nanostack ne grave pas plus fin. Il prend le plan de la cellule et le plie en deux.
SRAM : le mur que l’IA paie en premier
Reste à dire pourquoi un lecteur qui dimensionne du compute IA devrait s’y intéresser. La réponse tient dans un mot que l’annonce met en avant et que la plupart des relais ont survolé : le SRAM.
La SRAM Static Random-Access Memory. Mémoire rapide gravée sur la puce elle-même (caches, registres, mémoire locale d'un accélérateur), à six transistors par cellule. Sa densité a cessé de progresser vers le nœud 3 nm pendant que la logique continuait de rétrécir : elle occupe désormais une part croissante de la surface des puces IA. , c’est la mémoire rapide gravée sur la puce elle-même : les caches d’un GPU, les registres, la mémoire locale d’un accélérateur. Une cellule à six transistors. Et elle a un problème : elle a cessé de rétrécir. Au passage du nœud 5 nm au 3 nm chez TSMC, la logique a gagné environ 1,6 à 1,7 fois en densité ; la cellule SRAM, elle, s’est réduite de l’ordre de 5 % sur le premier 3 nm, et plus du tout sur sa version améliorée. La logique continuait de fondre, le SRAM restait figé.
Voici ce que ça produit concrètement sur une puce IA. Les accélérateurs sont gourmands en mémoire embarquée, parce que faire la navette entre le calcul et la mémoire externe coûte cher en temps et en énergie. À mesure que la logique rétrécissait autour d’un SRAM immobile, la part de surface occupée par cette mémoire a grimpé vers 30 % et au-delà. Chaque mégaoctet embarqué coûte plus de surface, donc plus d’argent, au moment précis où le silicium d’IA en réclame le plus. C’est le pendant sur puce du mur de la mémoire qui limite déjà l’inférence côté HBM.
Le nanostack frappe ce mur là où il fait le plus mal. Une cellule SRAM est dominée par cet espacement latéral n-p et par le câblage qui l’entoure : c’est précisément ce que l’empilement supprime. IBM annonce une réduction de plus de 40 % de la hauteur de cellule SRAM par rapport aux cellules non empilées de l’état de l’art, et environ 20 % de capacité de ligne de mot en moins par cellule. Une cellule 40 % plus petite, c’est de l’ordre de 40 % de SRAM en plus à surface égale : plusieurs nœuds de progression regagnés d’un coup, le premier gain de densité SRAM significatif depuis plus de dix ans.
Où se situe vraiment « sous 1 nm »
Reste à replacer l’annonce sur la carte réelle des procédés, parce que « première puce sous 1 nm » laisse entendre une avance qui demande à être datée.
En 2026, le front qui entre en production est la classe 2 nm. Intel fabrique son 18A en volume (les processeurs Panther Lake). TSMC monte son N2 (attendu dans l’iPhone 18 au second semestre) et prépare l’A16, un dérivé du N2 avec alimentation par la face arrière, visé pour fin 2026. Au Japon, Rapidus a réussi sa production pilote de 2 nm et vise la production de masse autour de 2027. Le 0,7 nm d’IBM, lui, n’est pas un nœud sur lequel on dessine une puce : c’est un résultat présenté au VLSI Symposium, validé jusqu’à l’inverseur.
| Nœud | Acteur | Architecture | Statut mi-2026 |
|---|---|---|---|
| 18A | Intel | Nanosheet (RibbonFET), power arrière | Production (Panther Lake) |
| N2 | TSMC | Nanosheet (GAA) | Montée en production |
| A16 | TSMC | Nanosheet + power arrière | Production visée fin 2026 |
| 2 nm | Rapidus | Nanosheet (GAA), techno IBM | Pilote, masse visée ~2027 |
| 0,7 nm (nanostack) | IBM (recherche) | Nanosheet empilé (CFET séquentiel) | Labo (VLSI), pas un nœud de fonderie |
IBM annonce une production « dès les cinq prochaines années ». Ce chiffre se lit à la lumière du précédent : la puce 2 nm dévoilée par IBM en 2021 n’approche la production de volume que maintenant, soit cinq ans plus tard. Cinq ans, dans cette industrie, est la durée optimiste qui sépare une démonstration de labo d’un wafer vendable.
Et il manque l’essentiel : personne ne fabrique encore. IBM n’a nommé aucun partenaire de fabrication pour le nanostack, a refusé de préciser comment la technologie serait transférée, et dit concentrer ses efforts à aider Rapidus à établir d’abord son 2 nm. C’est le véhicule à surveiller : la ligne IIM-1 de Rapidus, à Hokkaido, tourne déjà sur un procédé 2 nm développé avec IBM. La feuille de route de Rapidus est celle d’IBM. Si Rapidus trébuche, le nanostack attend une fonderie qui donnera priorité à son propre procédé.
Ce que ça change pour le compute IA
Pour qui doit choisir du matériel cette année, le nanostack ne change rien : il n’existe pas en rayon. Mais la direction, elle, dit quelque chose sur la suite.
Le silicium d’IA vit sur deux leviers. La densité (du calcul par millimètre carré, donc par wafer, donc par euro) et l’efficacité énergétique (de la performance par watt, le vrai mur des datacenters). Le nanostack pousse les deux à la fois, et il le fait par intégration 3D, exactement la philosophie du packaging avancé qui domine déjà le GPU d’IA. Le goulot de production des accélérateurs en 2026 n’est pas la lithographie, c’est l’emballage : la capacité CoWoS Chip-on-Wafer-on-Substrate. Technologie de packaging avancée de TSMC qui empile la HBM et la puce GPU sur un même substrat. C'est elle (pas la lithographie) qui est le vrai goulot de la production GPU IA en 2026 : la capacité CoWoS est réservée jusqu'à mi-2027. Approfondir dans le glossaire qui empile la HBM sur le GPU est réservée des trimestres à l’avance. Le nanostack est le cousin de cette idée à l’échelle du transistor : quand on ne peut plus aller plus fin, on va plus haut.
La prudence reste de mise. C’est un jeu de revendications issu d’un seul laboratoire, validé jusqu’à l’inverseur, pas un produit qui tourne. Le saut de basse précision numérique, lui, est déjà en production et regagne de la densité et de l’efficacité aujourd’hui, sans attendre une nouvelle génération de gravure. Le nanostack joue à une autre échéance.
Conclusion
La question intéressante n’est pas de savoir si le « sous 1 nm » est réel. L’étiquette est du marketing, le transistor est réel jusqu’à l’inverseur. La vraie question est de savoir si le collage séquentiel survivra au contact d’une usine : l’alignement wafer contre wafer tiendra-t-il à ces pas, au rendement, à un coût que le marché accepte ? Le CFET monolithique répond « construisez la pile d’un seul tenant » ; IBM répond « fabriquez-en deux et collez-les ». Le premier fondeur qui livrera du CMOS empilé en volume, par l’une ou l’autre route, remettra en marche l’horloge de densité que le SRAM a gelée il y a dix ans. Pour savoir laquelle l’emporte, regardez Hokkaido.
Sources et méthode
Source primaire IBM. Annonce et chiffres : communiqué IBM du 25 juin 2026 (newsroom.ibm.com) et billet technique IBM Research. Porte-parole cité : Jay Gambetta, Director of IBM Research. Les valeurs de transistors (~100 milliards), de densité (×2 contre le 2 nm de 2021), de performance (+50 %) ou d’efficacité (+70 %), et de SRAM (réduction supérieure à 40 % de la hauteur de cellule, ~20 % de capacité de ligne de mot en moins) sont des revendications et projections IBM, présentées au VLSI Symposium (2025 et 2026) et validées au stade de l’inverseur CMOS, pas mesurées en production.
« 0,7 nm » comme nom de nœud. Que les noms de nœuds soient découplés de toute cote physique est un fait établi : voir 2 nm process et 3 nm process (pas de cote à 2 ou 3 nm ; pas de grille de l’ordre de 45 nm, pas métal d’environ 20 nm en classe 2 nm), ainsi que l’explication de Lam Research, « What is a Node ». Qu’IBM qualifie elle-même « 0,7 nm » de repère de comparaison : analyse Futurum Group.
Nanostack, famille CFET, monolithique contre séquentiel. Le rattachement du nanostack au CFET et le choix du collage séquentiel : Futurum Group et la couverture de The Register. Les compromis génériques monolithique/séquentiel (budget thermique de l’ordre de 500 °C, overlay, déformation des wafers) : Semiconductor Engineering, « Building CFETs With Monolithic And Sequential 3D » et imec. Faits techniques côté procédé ; l’application précise à la pile IBM est rapportée par la presse spécialisée.
Mur du SRAM. Le décrochage du SRAM au passage 5 nm vers 3 nm (logique ×1,6 à 1,7, SRAM ~5 % puis nul) et sa part croissante de surface : Tom’s Hardware, Bits&Chips et Semiconductor Engineering. Faits rapportés par la presse technique et des analyses de fonderie.
Feuille de route de l’ère angström. Statuts mi-2026 (Intel 18A en volume, 14A en risk production visée 2027 ; TSMC N2 et A16 vers fin 2026 ; Rapidus 2 nm en pilote, masse visée ~2027) : Tom’s Hardware (roadmap Intel) et EE Times. Annonces constructeurs, calendriers susceptibles de glisser.
Calendrier et partenaires nanostack. « Production dès cinq ans », absence de partenaire de fabrication nommé et priorité donnée à Rapidus : EE Times, Neowin et Futurum (ligne Rapidus IIM-1, masse 2027). La licence à Samsung et Rapidus évoquée par certains relais (dont l’article de presse à l’origine de ce papier) renvoie aux transferts historiques d’IBM, pas à un accord nanostack confirmé : IBM dit l’annoncer « plus tard ».
Repères atomiques. Liaison Si-Si d’environ 0,2 nm, paramètre de maille du silicium d’environ 0,54 nm : constantes physiques standard, citées pour situer l’ordre de grandeur (0,7 nm équivaut à trois liaisons bout à bout).
Crédit image. Photo d’en-tête : wafer de silicium par Enrique Jiménez, CC BY-SA 2.0, via Wikimedia Commons.
